芯片，又稱微電路（microcircuit）、微芯片（microchip）、集成電路（英語：integrated circuit， IC）。是指內(nèi)含集成電路的硅片，體積很小，常常是計算機(jī)或其他電子設(shè)備的一部分。

　　芯片一般是指集成電路的載體，也是集成電路經(jīng)過設(shè)計、制造、封裝、測試后的結(jié)果，通常是一個可以立即使用的獨(dú)立的整體。芯片和集成電路這兩個詞經(jīng)?；熘褂?，比如在大家平常討論話題中，集成電路設(shè)計和芯片設(shè)計說的是一個意思，芯片行業(yè)、集成電路行業(yè)、IC行業(yè)往往也是一個意思。實(shí)際上，這兩個詞有聯(lián)系，也有區(qū)別。

　　集成電路實(shí)體往往要以芯片的形式存在，因?yàn)楠M義的集成電路，是強(qiáng)調(diào)電路本身，比如簡單到只有五個元件連接在一起形成的相移振蕩器，當(dāng)它還在圖紙上呈現(xiàn)的時候，我們也可以叫它集成電路，當(dāng)我們要拿這個小集成電路來應(yīng)用的時候，那它必須以獨(dú)立的一塊實(shí)物，或者嵌入到更大的集成電路中，依托芯片來發(fā)揮他的作用；集成電路更著重電路的設(shè)計和布局布線，芯片更強(qiáng)調(diào)電路的集成、生產(chǎn)和封裝。而廣義的集成電路，當(dāng)涉及到行業(yè)（區(qū)別于其他行業(yè)）時，也可以包含芯片相關(guān)的各種含義。

　　芯片設(shè)計流程

　　芯片設(shè)計分為前端設(shè)計和后端設(shè)計，前端設(shè)計（也稱邏輯設(shè)計）和后端設(shè)計（也稱物理設(shè)計）并沒有統(tǒng)一嚴(yán)格的界限，涉及到與工藝有關(guān)的設(shè)計就是后端設(shè)計。

　　前端設(shè)計的步驟

　　1． 規(guī)格制定

　　芯片規(guī)格，也就像功能列表一樣，是客戶向芯片設(shè)計公司（稱為Fabless，無晶圓設(shè)計公司）提出的設(shè)計要求，包括芯片需要達(dá)到的具體功能和性能方面的要求。

　　2． 詳細(xì)設(shè)計

　　Fabless根據(jù)客戶提出的規(guī)格要求，拿出設(shè)計解決方案和具體實(shí)現(xiàn)架構(gòu)，劃分模塊功能。

　　3． HDL編碼

　　使用硬件描述語言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來描述實(shí)現(xiàn)，也就是將實(shí)際的硬件電路功能通過HDL語言描述出來，形成RTL（寄存器傳輸級）代碼。

　　4． 仿真驗(yàn)證

　　仿真驗(yàn)證就是檢驗(yàn)編碼設(shè)計的正確性，檢驗(yàn)的標(biāo)準(zhǔn)就是第一步制定的規(guī)格?？丛O(shè)計是否精確地滿足了規(guī)格中的所有要求。規(guī)格是設(shè)計正確與否的黃金標(biāo)準(zhǔn)，一切違反，不符合規(guī)格要求的，就需要重新修改設(shè)計和編碼。 設(shè)計和仿真驗(yàn)證是反復(fù)迭代的過程，直到驗(yàn)證結(jié)果顯示完全符合規(guī)格標(biāo)準(zhǔn)。

　　5． 邏輯綜合――Design Compiler

　　仿真驗(yàn)證通過，進(jìn)行邏輯綜合。邏輯綜合的結(jié)果就是把設(shè)計實(shí)現(xiàn)的HDL代碼翻譯成門級網(wǎng)表netlist。綜合需要設(shè)定約束條件，就是你希望綜合出來的電路在面積，時序等目標(biāo)參數(shù)上達(dá)到的標(biāo)準(zhǔn)。邏輯綜合需要基于特定的綜合庫，不同的庫中，門電路基本標(biāo)準(zhǔn)單元（standard cell）的面積，時序參數(shù)是不一樣的。所以，選用的綜合庫不一樣，綜合出來的電路在時序，面積上是有差異的。一般來說，綜合完成后需要再次做仿真驗(yàn)證（這個也稱為后仿真，之前的稱為前仿真）。

　　6． STA

　　Static Timing Analysis（STA），靜態(tài)時序分析，這也屬于驗(yàn)證范疇，它主要是在時序上對電路進(jìn)行驗(yàn)證，檢查電路是否存在建立時間（setup time）和保持時間（hold time）的違例（violation）。這個是數(shù)字電路基礎(chǔ)知識，一個寄存器出現(xiàn)這兩個時序違例時，是沒有辦法正確采樣數(shù)據(jù)和輸出數(shù)據(jù)的，所以以寄存器為基礎(chǔ)的數(shù)字芯片功能肯定會出現(xiàn)問題。

　　7． 形式驗(yàn)證

　　這也是驗(yàn)證范疇，它是從功能上（STA是時序上）對綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價性檢查方法，以功能驗(yàn)證后的HDL設(shè)計為參考，對比綜合后的網(wǎng)表功能，他們是否在功能上存在等價性。這樣做是為了保證在邏輯綜合過程中沒有改變原先HDL描述的電路功能。